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          mos管漏電流產(chǎn)生的原因與如何解決介紹
          • 發(fā)布時(shí)間:2024-05-27 19:46:05
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          mos管漏電流產(chǎn)生的原因與如何解決介紹
          反向偏置pn結(jié)漏電流
          MOS晶體管中的漏極/源極和基板結(jié)在晶體管工作期間反向偏置。這會(huì)導(dǎo)致器件中出現(xiàn)反向偏置漏電流。這種漏電流可能是由于反向偏置區(qū)域中少數(shù)載流子的漂移/擴(kuò)散以及雪崩效應(yīng)引起的電子-空穴對(duì)的產(chǎn)生。pn結(jié)反向偏置漏電流取決于摻雜濃度和結(jié)面積。
          對(duì)于漏極/源極和襯底區(qū)域的重?fù)诫spn結(jié),帶間隧穿(BTBT)效應(yīng)主導(dǎo)反向偏置漏電流。在帶間隧穿中,電子直接從p區(qū)的價(jià)帶隧穿到n區(qū)的導(dǎo)帶。BTBT對(duì)于大于10的電場(chǎng)可見6 V/厘米。
          mos管漏電流
          解決方法:
          在MOSFET的反向電路中添加一個(gè)反向電流抑制電路,有效地減小反向漏電流的大小。反向漏電流隨著結(jié)溫的上升呈指數(shù)規(guī)律增加。控制MOSFET的結(jié)溫可以減小反向漏電流的大小。
          襯底漏電
          襯底漏電:襯底漏電是由于襯底和其他電極之間的電場(chǎng)引起的泄漏電流。襯底漏電與襯底與源極之間的電場(chǎng)強(qiáng)度、電子遷移率和器件尺寸有關(guān)。
          解決方法:加強(qiáng)襯底與其他電極之間的絕緣以減小電場(chǎng)影響。
          亞閾值泄漏電流
          當(dāng)柵極電壓小于閾值(Vth)但大于零時(shí),晶體管被認(rèn)為在亞閾值或弱反轉(zhuǎn)區(qū)中被偏置。在弱反轉(zhuǎn)中,少數(shù)載流子的濃度很小,但不是零。在|VDS|典型值>0.1V的情況下,整個(gè)電壓降發(fā)生在漏極-襯底pn結(jié)處。
          平行于漏極和源極之間的Si-SiO接觸的電場(chǎng)分量是最小的。由于電場(chǎng)較小,漂移電流較低,亞閾值電流主要是擴(kuò)散電流。
          漏極引起的勢(shì)壘降低(DIBL)是亞閾值漏電流的主要原因。漏極和源極的耗盡區(qū)在短溝道器件中相互作用以降低源極勢(shì)壘。亞閾值泄漏電流源自于將電荷載流子注入溝道表面的源極。
          DIBL在高漏極電壓和短溝道器件中是明顯的。
          MOS器件的閾值電壓隨著溝道長(zhǎng)度的減小而下降。V th滾降是對(duì)這種現(xiàn)象(或閾值電壓滾降)的命名。短溝道器件中的漏極和源極耗盡區(qū)進(jìn)一步延伸到溝道長(zhǎng)度中,耗盡溝道的一部分。
          因此,反轉(zhuǎn)溝道需要較低的柵極電壓,從而降低閾值電壓。這種效應(yīng)在較高的漏極電壓下更為明顯。因?yàn)閬嗛撝惦娏髋c閾值電壓成反比,所以降低閾值電壓會(huì)增加亞閾值泄漏電流。
          泄漏電流也受到溫度的影響。閾值電壓隨著溫度的升高而下降。換句話說(shuō),隨著溫度的升高,亞閾值電流也會(huì)升高。
          解決方法:通過(guò)優(yōu)化器件結(jié)構(gòu)和工藝參數(shù)來(lái)減小亞閾值漏電。
          隧穿柵極氧化物泄漏電流
          薄柵極氧化物在短溝道器件中的SiO層上提供大的電場(chǎng)。當(dāng)氧化物厚度較低且電場(chǎng)較高時(shí),電子從襯底隧穿到柵極,并從柵極穿過(guò)柵極氧化物隧穿到襯底,從而產(chǎn)生柵極-氧化物隧穿電流。
          mos管漏電流
          由于從襯底到柵極氧化物的熱載流子注入而導(dǎo)致的漏電流
          襯底-氧化物界面附近的高電場(chǎng)激發(fā)電子或空穴,這些電子或空穴穿過(guò)襯底-氧化物接口并進(jìn)入短溝道器件中的氧化物層。熱載流子注入就是這種現(xiàn)象的術(shù)語(yǔ)。
          mos管漏電流
          電子比空穴更容易受到這種現(xiàn)象的影響。這是由于電子比空穴具有更低的有效質(zhì)量和更低的勢(shì)壘高度。
          柵極感應(yīng)漏極壓降(GIDL)引起的漏電流
          以具有p型襯底的NMOS晶體管為例。當(dāng)柵極端子處存在負(fù)電壓時(shí),正電荷僅在氧化物襯底界面處建立。由于空穴積聚在襯底上,表面表現(xiàn)為比襯底更強(qiáng)的摻雜p區(qū)。
          結(jié)果,沿著漏極-襯底接觸的耗盡區(qū)在表面附近更薄(與本體中的耗盡區(qū)的厚度相比)。
          mos管漏電流
          雪崩和帶間隧道效應(yīng)是由于薄的耗盡區(qū)和較大的電場(chǎng)而發(fā)生的。結(jié)果,在柵極下方的漏極區(qū)域中產(chǎn)生少數(shù)載流子,并且負(fù)柵極電壓將它們推入襯底。泄漏電流因此而上升。
          穿孔效應(yīng)引起的泄漏電流
          因?yàn)樵诙虦系榔骷校O和源極靠近在一起,所以兩個(gè)端子的耗盡區(qū)會(huì)聚并最終重疊。據(jù)說(shuō)在這種情況下發(fā)生了“滲透”。
          對(duì)于大多數(shù)來(lái)自源的載流子,穿透效應(yīng)降低了勢(shì)壘。因此,進(jìn)入襯底的載流子的數(shù)量增加。漏極收集其中一些載流子,而其余載流子產(chǎn)生漏電流。
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